2025　ECTCからRDLインターポーザーの大型基板への対応動向

掲載日 2025/09/17

The 2025 IEEE 75th ECTC（Electronic Components and Technology Conference）から「RDL（Redistribution Layer）インターポーザー」について、その最新技術動向を報告する。

１．RDLインターポーザー技術の背景

生成AI(Artificial Intelligence)の普及により、GPU（Graphic Processor Unit）による大規模な並列演算が不可欠で、高帯域・低消費電力のメモリとして数百GB/s級の高帯域幅を持つHBM（High Bandwidth Memory）は、従来のDDR（Double Data Rate）やGDDR(Graphics DDR)メモリでは対応困難なAIモデルのトレーニング・推論処理に不可欠な状況である。

HBM5（理論帯域幅1.2TB/s）世代の本格的な市場展開に向けて、高帯域・高密度なチップ間接続を実現するためのパッケージング技術が急速に進化している。特に、RDLインターポーザーおよびブリッジ型チップの配線層においては、低誘電率かつ高熱耐性を有するポリイミド（PI）材料の適用が進んでおり、インターポーザー上のLSIチップ間の伝送速度10Gb/s超の高速信号伝送特性の確保に向けた技術開発が加速している。

RDLインターポーザーは、製造スケールの拡張性に優れる点が特筆される。従来のウェーハサイズ（300mm）から、600×600mm級のパネルサイズへの拡大が可能であり、米NVIDIAや米　AMDが採用する8レチクルサイズのCoWoS-L(Chip on Wafer on Substrate-Local Interconnect Bridge))型パッケージにおいて顕在化する製造キャパシティー制約に対する対応技術として注目されている。特に600×600mm級パネルでは、20～30個の大型パッケージが1枚のパネルで同時製造できる製造形態が実現する。

AI/HPC（High Performance Computing）用途では、複数のダイ（MPU(Micro Processor Unit), GPU, HBM, I/O等）を1パッケージに集積するニーズが高まり、大面積のインターポーザーが必要となっており、チップレットのモジュール集積は今後さらに進展すると見られる。例えば米NVIDIAのGPUに採用されている台TSMCのCoWoS-Lパッケージでは8レチクルサイズ超のインターポーザーが必要とされ、デバイスの高性能化は、パッケージサイズの大型化によって支えられている。従来のウェーハレベル製造から、ガラス・樹脂パネルによるL/S=1０μmレベルの製造技術は確立しており、SAP（Semi-Additive Process）/mSAP^*(Modified SAP)の微細化対応が進み、大型パネル上でも高密度RDL形成が可能になってきた。

一方で、現行のRDL技術には配線密度と製造信頼性の両面で課題が残る。SAPによるビア形成では、ビア径・ビアランド寸法が大きく、シリコンインターポーザーと同等の配線密度を達成するにはシリコンインターポーザーの約2倍の配線層数が必要となる。

これによる多層ビア・スタッキングは、製造歩留の低下や熱機械的信頼性の懸念が払拭されておらず、微細ビア形成技術の成熟と新規誘電体材料の導入が　今後の技術課題としてクローズアップされる。

さらにパネルサイズの拡大は、製造効率の向上をもたらす一方で、熱応力による構造変形や寸法バラツキの増大といった課題も抱えている。これに対し、台TSMCや主要OSAT（Out Semiconductor Ａassembly　and Test）各社は、反り抑制技術や低温接合プロセスの導入により、大型パッケージ実装の高信頼性を実現できる技術確立を目指している。

２．RDL配線の設計ルールと製造プロセス

最新のRDL配線の設計寸法は、SAPで形成する場合、ビア径2μm／ピッチ5μm、線幅2μmであるが、シリコンインターポーザーと比べてビアランドが大きく、配線密度が劣るため、同等の密度を達成するには約2倍の層数が必要とされる。

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