実用化間近！BSPDN (Back Side Power Delivery Network)とは

掲載日 2023/09/01

ロジック半導体デバイスは、テクノロジノードのN2（メタルピッチ21nm）で、その構造が大きく変わると言われている。微細化と言う観点から注目されるのはゲート構造であり、プレーナからFinFETを経て、テクノロジノードN2では GAA(Gate-All-Around)になると言われている。周知の通り、GAAはゲート電極に囲まれたチャネル部分が縦方向に3段積みされた形で、本格的"3D"構造のゲートと言える。これはNANDフラッシュメモリのメモリコアが縦方向への積層によって、行き詰まっていた水平方向の集積化がブレークスルーした“3D NAND”に勝るとも劣らない、半導体の歴史に刻まれるエポックメーキングになると考えられる。そして、テクノロジノードN2では、トランジスタ集積密度の増加に寄与するもう一つのテクノロジーイノベーションが起ころうとしている。それは、BEOL（Back End of Line)の多層配線構造の大変革である“BSPDN”の採用である。（図１参照）

図１　半導体の技術進展ロードマップ

出展：　imecホームページより（GNCが加筆）

今回は、このBEOL多層配線構造の一大変革“BSPDN”について解説する。

現在のロジック半導体は、トランジスタの上部には、トランジスタ間を接続する“0”と“1”の信号が伝送される信号配線が形成され、更にその上層にトランジスタへ電力を供給するための、いわゆる電源配線が形成されている。ただし、信号配線層と電源配線層は完全に上下2層に分離されている訳ではない。電源回線は信号配線層の下にあるトランジスタ群へつながる必要があるため、下層の信号配線層の一部を押しのけて、トランジスタへつながる回路が設けられている。チップ外部から供給される基準電圧（つまり、VddとVss)は、十数層にもなる信号配線層の各層を貫通する“Via”導通路を通り、トランジスタの“ソース”、“ドレイン”へと伝わるが、トランジスタの集積密度が大きくなれば、そこへつながる電源供給配線網（Power Delivery Network)も対応して密度を増す必要がある。しかし、電源配線のスケーリングは、インピーダンス等の電源ラインとしての電気的特性が損なわれる為、トランジスタに合わせた高集積化は出来ない。そこで、勢い配線層を縦方向へ重ねる“多層配線”が行われてきた。ところが、多層配線は縦方向の導通を担う“Via”を幾段にも重ねる必要があり、これも電送特性劣化をもたらすことから、信号配線と電源配線を合わせた積層数が十数層を超え、20層へ達する現今の状況においては、最早限界かと言われ始めている。また、上層の配線密度の限界は、その下に二次元的に広がるトランジスタ群の集積密度限界につながる。そこで、配線層の上を占める電源配線層を全て裏側（多くの半導体断面図では下側）へ移してしまうコンセプトが“BSPDN（Back Side Power Delivery Network)”である。（図2参照）

図２　BSPDN (Back Side Power Delivery Network)

出典：　Intelホームページ、imecホームページ（GNCが編集・加筆）

電源供給を裏側（トランジスタの下側）から行うことで、表側の信号配線の混雑が緩和され、トランジスタの集積密度に掛かった足枷の一つが解消されると共に、レイアウトの自由度も増すことになる。 BSPDNは、imecを始めとする研究機関、Intelを始めとするデバイスメーカーで研究が進んでおり、imecが発表したロードマップでは、テクノロジーノードN2 (Intel 20A相当)において、実際のロジック半導体デバイスに採用されている。（図１参照）しかし、一挙に現状の表側（上側）の電源配線層をBSPDNへ移行する前段階として、トランジスタを形成する前のシリコン基板に電源配線層を埋設して、その上にトランジスタ群をレイアウトする“Buried power rail”が採用されると言う予測もある。（図３　参照）

図３　Buried power rail, Backside interconnect

また、BSPDNの技術的な懸案は幾つもあるが、その中の最大難関は、電源回線層を作りこんだウェーハと、トランジスタが載ったウェーハの裏面を貼り付ける“Wafer to Wafer接合”である。（トランジスタが載ったウェーハ、または電源配線が作りこまれたウェーハの何れかを個片化してから、もう一方のウェーハへ接合する“Chip to Wafer接合”の可能性も有り）更に、BSPDNのコスト面での最大懸案は、一個のロジックチップを作成する為に、トランジスタと信号配線が形成されたウェーハと、電源配線が形成されたウェーハの2枚のウェーハを使用しなければならない。半導体製造材料コストの大部分を占有するのがシリコンウェーハである。この2枚のウェーハと、付随する製造材料の増加により、BSPDN製造コストは約二倍に増加すると考えられる。コストの課題をどう解決するかが今後重要になるだろう。

志田　啓之（GNC シニアディレクター）