2D材料による次々世代のFETに向けた動き

掲載日 2024/11/06

半導体はMooreの法則に沿ってスケーリングを重ね、微細化による高集積化、低消費電力、低コストを享受してきた。現在の先端CMOSロジックのゲート構造は“FinFET”であり、ゲート・チャネルの寸法はSAＭＰ（Self-Align Multi Patterning）で形成されるサイドウォール厚さ（CVD膜厚）で決まる事から、フォトリソグラフィで寸法を決めるプレーナ型に比べ、平面的な寸法、形状に起因する特性ばらつきが抑制されている。

更にテクノロジーノード2ナノから採用されるとされるGAA（Gate All Around）構造のCMOSは、ゲート・チャネルの厚さがALD（Atomic Level Deposition）などにより原子層レベルでの精度でコントロールできると言われている。ゲート・チャネルはゲート電極に4面を“ぐるっと“取り囲まれ、さらに2～3段に積層されることから、フットプリント当たりの有効ゲート面積は一気に増大する。

図1に示すimecのテクノロジー・ロードマップによれば、テクノロジーノード“A10“では、nMOS、pMOSの間のアイソレーションを薄い絶縁膜に替えて、n, p MOSを極限まで近接させて配置するFS(Fork Sheet)が採用され、フットプリントの更なる縮小が進む。

図1．　imecテクノロジー・ロードマップ

（出典：　imecホームページ　https://www.imec-int.com/en/articles/20-year-roadmap-tearing-down-walls　の図を基に筆者が加筆）

そして“A5”からは、n, pチャネル MOSを上下に3次元積層するCFET（Complimentary FET）が登場する。GAAの製造プロセスも複雑になるが、複数の研究機関、デバイスメーカーからは、製造プロセスが更に複雑なGAAを上下に重ねるCFETの試作結果が発表されている。その次に注目されているのが２次元原子層状物質（以下2D材料）によるFETで、imecテクノロジー・ロードマップによればこのFETは“A2”以降に採用される。

2D材料FETとは図2に示すように、遷移金属ダイカルコゲナイド(Transition-metal di-chalcogenide: TMDC) などの2D材料を文字通りゲート・チャネルに用いるFETである。

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