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半導体用語集

絶縁膜埋め込み／平坦化

英語表記：gap-filling / planarization

　微細CMOS用素子分離技術として有望なSTIを形成するうえでは、溝を絶縁膜で完全に埋設することが不可欠である。溝中にボイド（孔）が形成されてしまうと、上部配線（ゲート電極）のショートや素子分離耐圧（絶縁性）の低下といった不具合が生じるためである。そのため絶縁膜の埋設には埋設性に優れた化学蒸着法（Chemical Vapor Deposition : CVD）が一般的に用いられる。その中でも低圧力下での熱CVD技術、いわゆるLPCVD（Low Pressure CVD）や高密度プラズマを利用したCVD技術（High Density Plasma CVD : HDP-CVD）が近年用いられている。
　開発初期のSTIにおける平坦化にはもっばらドライエッチングが用いられていたが、工程が複雑になる、制御性が悪い、グローバルな平坦化が困難であるといった問題点があった。今日のSTI形成プロセスにおける埋設絶縁膜（特に酸化膜）の平坦化には、CMP（Chemical Mechanical Polishing ; 化学的機械的研磨）が一般的に用いられている。CMPは分離幅や素子領域幅の異なるパターン上に堆積された被膜を一括して研磨し、ウェハ全体に存在する凹凸をグローバルに平坦化することが可能である。STI形成におけるCMPでは、マスク窒化膜を研磨のストッパ層にして素子領域上に堆積された余剰な酸化膜を完全に削り取る。酸化膜CMPに用いられる研磨剤（スラリー）はアルカリ溶液（分散剤）とシリカ砥粒からなっており、アルカリ溶液が被研磨膜である酸化膜の表面に水酸化物層を形成させ、そのケミカルな反応によって形成された脆い水酸化物層をシリカ砥粒によって削り取っていくことによって研磨が進行するというメカニズムになっている。
　グローバルな平坦化が可能なCMPでも万能ではなく、すべてのパターンを完全に平坦化できるわけではない。CMPのみでは研磨レートの下地パターン依存性に起因した酸化膜残膜の不均ーが生じ、ディッシングやエロージョンといったオーバ研磨や、酸化膜残りなどが問題となっている。現在のところ、研磨レートの速い領域にダミーパターンを設けたり、研磨レートの遅い領域の酸化膜をCMP前にあらかじめ除去しておくなどの対策により、研磨レートの均ー化が図られている。
　STIのCMPにおける酸化膜残膜の管理は、良好なトランジスタ特性をえるうえできわめて重要である。オーバ研磨によってフィールド酸化膜の膜厚が薄くなると、素子領域上端部のシリコン基板がゲート電極に覆われるような形状になるため、ゲート電界の集中が生じる。その結果、逆ナローチャネル効果が生じ、 トランジスタのしきい値電圧が変動しやすくなり、回路動作全体が不安定になる。そのため、CMP研磨レートの均一性向上はSTIのCMPに課せられた大きな課題である。
　その他のCMPの課題としては、研磨中に生じる微視的な研磨傷（マイクロスクラッチ）や、研磨後の洗浄があげられる。酸化膜CMPで用いるスラリー中にはNaやKといった可動イオンやCuなどの重金属が含まれているため、特にCMP後洗浄技術の確立はデバイス特性を維持するうえで不可欠である。

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