半導体用語集
ウェル分離
英語表記：inter-well isolation
CMOS回路では、nMOSを形成するpウェル領域とpMOSを形成するnウェル領域の二つが同一基板上に存在する。それぞれの領域中に形成される素子は、同じ領域内の素子からの影響のみならず、隣接するウェルからの影響も排除しなければならない。具体的には、pウェル中のn⁺拡散層とnウェル、あるいはnウェル中のp⁺拡散層とpウェルによって構成される寄生MOSトランジスタの動作を抑制しなければならない。これらを分離する技術をウェル分離と呼ぶ。
ICの高集積化、大容量化には素子分離間隔とともにウェル分離間隔の縮小が不可欠である。従来型の高温、長時間の熱処理を利用したウェル形成法では不純物が横方向にも大きく拡散するため、ウェル分離間隔の縮小が困難であった。そこで近年では高エネルギーイオン注入を利用したレトログレードウェルが採用されつつある。
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