半導体用語集
ゲート膜低抵抗化
英語表記：low-resistivity materials for gate electrode
ゲート電極は配線の一種であり、高速のデバイスではゲート配線による信号遅延が問題となる。配線遅延時間は配線の抵抗(R)と配線容量（C）の積に比例するため、遅延時間を改善するためにゲート電極材料の低抵抗化が求められる。MOS FETの場合、ゲート電極材料としては安定性に優れたポリシリコンが広く使用されてきたが、比抵抗が500 µD•cmと大きいため、高融点金属や準貴金属のシリサイド（MoSi₂、WSi₂、TiSi₂、CoSi₂など）をポリシリコン上に積層してゲート膜低抵抗化を行った、ポリサイドゲートやサリサイドゲートが実用化されている。また、これらのシリサイドよりもさらに抵抗の低いの高融点金属（W、Moなど）をゲート電極に使用して高速化を図る検討もなされている。
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