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半導体用語集

スキュ-調整PLL

英語表記：Skew　adjust　PLL

<table border="0" cellpadding="0" cellspacing="0" width="793" style="width: 594pt;"><tbody><tr height="141" style="mso-height-source:userset;height:105.95pt">
<td height="141" class="xl65" align="left" width="793" style="height:105.95pt;
width:594pt">大規模LSIではクロックツリー(clock tree)によってクロック信号
が各部に分配される。基準クロックが外部から与えられる一つであってもク
ロックの入力バッファ，配線により大きな遅延を生じてデータを出力するタイミングが各LSIごとに異なってしまうかもしれない。通常，クロックッリーでの遅延は数ns以上あり，10MHz以下の低速では問題なかった。が，最近のように100MHzを超える
時には，データの受け渡しができなくなる可能性があり大きな問題である。このようなことがないように，図1に示すクロックツリーの末端の一つから出力をPLLのフィードバッククロックとして用い，クロックツリーの末端での遅延を揃えてあれば，チップの内外に関わらす同じタイミングでデータ出力が行われると期待できる。<br>

チャージボンプを用いたループフィルタは直流利得が無限大であるので，よく設計できたPLLは位相誤差，周期ジッタともに数10ps以下にできる。ただし，設計に際してはクロックツリーの遅延量を含めて設計する必要がある。通常のアナログPLLの他，DLL(Delay
Locked Loop)と呼ばれる回路も用いられる。</td></tr></tbody></table>

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