半導体用語集
セルフアライメント型GaAsFET
英語表記：self-alignment Gallium Arsenide Field Effect Transistor
ゲート電極端とソースおよびドレインの低抵抗半導体領域端とが、特別の工程なしで、位置合わせされているGaAsFET。ゲート電極・ソース電極間あるいはゲート電極・ドレイン電極間の半導体領域は、FETのチャネルと直列に繋がったソースあるいはドレイン寄生抵抗となり、素子の高速、高周波性能を阻害する原因となる。そのため、この領域の抵抗はできるだけ低いことが要求される。一方、低抵抗化のためにドナー不純物を高密度にドーピングした場合、その領域に直接ゲート電極が接触すると、ゲート耐圧が劣化する。したがって、低抵抗領域端とゲート電極端の位置関係は、重なり合わないが、できる限り接近することが望まれる。1981年、富士通の横山らは、Ti/Wのゲート電極を、低抵抗化のためのイオン注入マスクとして併用することで、 自動的にこの位置合わせができるGaAsMESFETの作製工程を提案した。以来、GaAsMESFETの多くに、この構造が採用されている。さらに、ショートチャネル効果抑制のため、p型不純物を同ーマスクで注入したり、ゲート耐圧向上のため、ゲート電極端付近（特にドレイン側の）のドナー密度を下げたLDD構造（Lightly-Doped Drain）など、より高度なセルフアライメント技術が開発されている。
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