半導体用語集
三重ウェル
英語表記：triple well
三重ウェル構造はDRAMの動作電圧の低減において非常に重要な構造である。p型ウェルおよびｎ型ウェルへのバイアス条件の最適化によりバックゲート電圧の低減、寄生容量の低減が行えることから高速化ばかりでなく、単一電源電圧による動作を可能にした。また、セルの微小化を行うことができることから、チップサイズの縮小または集積化に大きな役割を果たす。高エネルギーイオン注入による三重ウェル構造はツインウェル構造のさらに奧深くに不純物を導入するため、3MeV程度のエネルギーが必要である。三重ウェル構造の形成に高エネルギーイオン注入技術を利用することは、マスク工程の削減にも大きく貢献している。三重ウェル構造を拡散工程のみで形成する場合、従来六つのマスク工程が必要とされていたが、高エネルギーイオン注入を導入することによ って、マスク工程を四つに減らすことができ、省力化に果たす役割は大きい。
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