半導体用語集
機能設計とツール
英語表記：design and tool for function design
ここでは、設計するデジタル回路に求められる具体的な仕様 (速度、チップ面積、消費電力などの現実的な制約条件を含む) が与えられた時にこれを実現するための方法や、その他これに関連する事項を扱う。
ASICを開発する場合、まず設計をハードウェア記述言語で記述し、これを論理シミュレータで検証し、論理合成ツールでスタンダードセルを用いた回路にマッピングし、配置配線工程に進むのが基本的な設計フローである。論理合成ツールの誕生により、従来の回路図べースの設計にくらべ、生産性は格段に向上した。ハードウェア記述言語としては VHDLやVerilog-HDLなどが広く使われており、これら2つの言語は多くのCADツールがサポートしている。ハードウェア記述言語にはこのほかにもSFLやUDL/Iなどがあげられる。論理合成ツールは、ハードウェア記述言語の表わす論理を単にターゲットテクノロジのスタンダードセルにマッピングするだけでなく、強力な最適化機能を有することが求められる。
ここでいう最適化とは、たとえば速度の制約としてクロック周波数の下限が与えられた場合に、 その制約を満たす範囲でなるべくチップ面積が少ない回路を生成することである。
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