半導体用語集
DRAMキャパシタ構造
英語表記：DRAM capacitor structure
DRAMの一つ一つのキャパシタは、一つの蓄積電極とセルプレートがキャパシタ誘電膜を挟んで対向した構造となっている。キャパシタ構造の大分類として、蓄積電極の形状によって平板型、トレンチ型、スタック型がある。
蓄積電極は転送トランジスタの一方のソース・ドレインに接続されており、転送トランジスタのゲート電極はワード線に、転送トランジスタの他方のソース・ドレインはビット線に接続されている。セルプレートには一定の電位が与えられる。一つの転送トランジスタと一つのキャパシタによって1ビットの情報を記憶することができ、この単位は（DRAM）セルと呼ばれる。セルは、碁盤の目のように直交させて配線したワード線・ビット線とともに規則的に配置され、この全体はセルアレーと呼ばれる。
キャパシタ構造がスタックの場合は、キャパシタとビット線の形成順序（シリコン基板上での上下関係）によってDRAMセル構造が2種類ある。すなわち、キャパシタを形成後にビット線コンタクト窓を開けてビット線を接続して形成する（ビット線の下にキャパシタがある）構造と、ビット線形成後に蓄積電極コンタクト窓を開けて蓄積電極を形成する（ビット線の上にキャパシタがある）構造である。
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