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半導体用語集

STCセル構造

英語表記：STC cell structure

キャパシタをFET上に配置し、 コンタクトプラグによりFETとキャパシタを接続する立体型セル構造をスタックセルまたはSTC (Stacked Type Capacitor) セルという。 キヤパシタ面積を同じとした時に、アライメントマージンfが0となると、セル面積はSTC構造にすることにより半分となる。この比率はf＞0の場合でも大きくはずれない。 すなわち、 STCを用いることでデザインルールをそのままにしキャパシタ面積も変えずにセル面積を半減できる。プラグ形成を行うだけでプロセスも大きく変わらない。1T1C型 (あるいは2T2C型) 強誘電体メモリはDRAMと同様に一定量以上のスイッチング電荷量が必要となる。約20μC/cm2のスイッチング電荷量を持つ強誘電体であれば1T1C構造では約0.4μm2以上、2T2Cでは1/2倍の約0.23μm2以上のキャパシタ面積が必要となる。レイアウト上でのキャパシタ面積がこの数字より小さくなると、キャパシタを立体化していく必要がある。ｆ=0として8F2 ( Fは最小加工寸法)を狙うならば、0.35μmルール前後からキャパシタの立体化を検討する必要がある。しかし現実にはキャパシタのエッチングなどを考えるとしばらくはｆ=0にはならないと予想される。そこで、ｆ= F/2で考えた場合0.25μm ルール程度までプレーナキャパシタが適用できる。プレーナキャパシタであれば、強誘電体薄膜の成膜もあらゆる成を用いることが可能である。スイッチング電荷量のより大きな(膜疲労や経時変化によるマージンも含んで)強誘電体材料が開発されない限り、0.2μm前後のルールから立体型のキャパシタ構造を用いる必要がある。立体型キャパシタを作成するためには強誘電体薄膜の成膜法が限られてくる。段差被覆性を考えるとMOCVD 法が現在のところ最有力候補であるが、組成や膜質の面内均一性や再現性を考えると、 まだ量産レベルで使用できるものはなく、今後の開発が期待される。
STC構造にした場合、コンタク トをポリシリコンで埋め込みその上に強誘電体キャパシタを形成する必要がある。この時に問題となるのは下部電極/ポリシリコン界面である。強誘電体は結晶化に酸素雰囲気での高温処理が必要となる。その高温処理の際にポリシリコンや電極材料が酸化し絶縁層を形成してしまうと、キャパシタ特性の劣化が生じたり下部電極とプラグとのコンタクトがとれなくなってしまう。また、ポリシリコンと下部電極が反応を起こすと電極はもちろん、その上の強誘電体の結晶性も著しく劣化してしまう。PtやPt/Ti下部電極を用いた場合、Pt、Tiはポリシリコンと反応してしまいPZTの膜質は粗悪なものとなるうえ、Tiが酸化されてしまうため、PtやPt/TiはポリシリコンをプラグとするSTC用の電極材料として用いることはできない。LSIで広く用いられているTiNなどのナイトライド系をバリア材として用いている例もあるが、ナイトライド系は反応・拡散バリア性には非常に優れてはいるものの、高温酸化雰囲気ではそれ自体が酸化されてプラグとのコンタクト抵抗が高くなってしまうおそれがある。そのため、強誘電体薄膜形成の低温化や酸化防止レイヤの追加が要求される場合もある。最近では、Ir系電極により酸化を防ぐことができるという報告が多い。Ir系電極はそれ自体が優れた拡散・反応バリア性を持つため、特に他のバリア膜を用いなくても Ir系電極のみでSTCは形成できる。IrやIr02は強誘電体の結晶化温度程度ではシリコンとの反応や相互拡散はまったくみられず、Ir02は膜を緻密化することによりバリアメタルを用いなくてもSTC用電極材科として用いることができる。

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