半導体用語集
多層レジストプロセス
英語表記：multi-layer resist process
通常のレジストを一層だけ塗布する単層プロセスに対し、下地段差の影響を低減させ解像性能を向上させるためにレジストを多層構造にしたプロセスが用いられることがある。構造から二層レジスト、三層レジストと呼ばれることもあるが、この場合には一般にパターン形成の手法として酸素 RIE によるドライ現像を用いて下層レジストを加工する多層レジストプロセスを指す。他にも、上層のノボラックレジストをマスクに下層の DUV レジストを露光するPCM法（Portable Conformable Mask process）などがある。また CELプロセス、BARCプロセスも多層レジストプロセスの一種といえ る。
ドライ現像を用いる三層レジストでは上層レジスト/中間層/下層レジストの三層構造を用いる。下層レジストとしてはノボラックレジストを1～2 μm塗布した後、たとえば200℃、30分のべーク処理を行い硬化させる。下層レジストは下地段差を平坦化するとともに下地からの反射を低減させる。中間層はドライ現像の際にエッチングマスクの役割をするもので、SOG（Spin on Grass)、スパッタSiO₂などが用いられる。上層レジストは像形成層として用いられ高解像化のため通常より薄いレジストが用いられる。上層レジストを通常の方法でパターニングした後、上層レジストをマスクに中間層をCF₄などの RIE でエッチングし、さらに上層レジストと中間層をマスクに下層レジストを酸素 RIE でェッチングする。二層レジストでは Si 含有レジストに上記上層レジストと中間層の機能を持たせたものである。
多層レジストプロセスは単層レジストプロセスに比較し工程数が多くコストが増大することや中間層や Si 含有レジストの剥離が容易でないなどの問題があるため、量産段階で使われることは少なく、開発試作段階で使用されることが多い。
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