半導体用語集
逓倍PLL
英語表記：clock multiplying PLL
低い周波数の基準クロックから高い周波数のクロックを発生させる目的で用いるPLLは逓倍PLLと呼ばれる。これを用いる利点には次にあげる三点がある。
MOS集積回路が微細化されるとゲート当たりの遅延時間は小さくなるので，高速動作が可能となる。100MHz以上の安定なクロックを直接発生させることは，現状技術では困難である。つまり，低価格で安定なクロックを発生させることが第一の利点である。この例として，携帯端末などでは，時計の源発振として用いられる32kHzの発振器を基準クロックとし，これを2,048逓倍して64MHzのCPUクロックが生成される。
第二の利点は低消費電力化である。他の手段で高い周波数で安定なクロックを発生させる時には，外部に安定な共振器を付加することになるので，この共振器を駆動するために消費電力も非常に大きくなる。マスタクロックはデジタル回路内では最も高速に状態が変化する信号であるので，これが集積回路内だけを駆動するようにすれば， 負荷容量は小さくできるので，消費電力の増大を防ぐことができる。 第三の利点は，同じハードウェアを必要な信号処理量に合わせてクロック周波数をソフトウェアによって変更することにより，処理の少ない時の消費電力を少なくすることができる。たとえば，信号入力待ちで，クロック周波数を下げることにより，携帯機器のスイッチをオンにしたままでも動作時間を数10倍以上改善することができる。
規格の中で特に重要となる項目は，携帯機器では待ち受け時にPLLを止めることも多いので，同期時間の短縮と，出力周波数レンジの広いことが特に求められる。
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