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半導体用語集

DRAMキャパシタ

英語表記：DRAM capacitor

　DRAMキャパシタの技術トレンドは、いかに小さなサイズで一定の容量をえるかの技術選択を反映している。すなわち、微細化・大規模化とともにチップ上の1ビット当たりのセル面積
Scellを縮小する必要性と、情報保持のためにほぼ一定の蓄積容量Cを持たせる必要性とによってトレンドが形成されてきている。
容量Cは、蓄積電極とセルプレートが対向している総面積（キャパシタ面積）Scap、キャパシタ膜の膜厚t、キャパシタ膜の比誘電率Eを用いて、C=(ee₀/t)Scapと表わされる。したがって、キャパシタ膜の材料と膜厚を変えない場合、縮小していくセル面積 Scellの中に一定のキャパシタ面積 Scapを確保する必要が生じる。
lMビットDRAM程度の世代までは、平板型キャパシタで面積を確保することができた。しかしその後はトレンチキャパシタ、スタックドキャパシタといった三次元構造にすることによって、Scap/Scellを増大させる必要があった。トレンチキャパシタはトレンチの深さを深くし、スタックドキャパシタは蓄積電極の高さを高くしたり、表面積を様々な方法で増大させることで、Scap/Scellを増大させてきた。
もう一つの流れとして、キャパシタ膜の材料・膜厚を変えてe/tを高く、別の表現としてSiO₂膜に換算した膜厚teqを薄くする努力もなされてきた。キャパシタ膜は薄くてリーク電流を少なくする必要があり、シリコンLSIに使いやすいSiO₂膜（熱酸化膜）が長く使用された。その後、1M DRAM頃のスタックドキャパシタの開発とともに、Si₃N₄(CVD膜)/SiO₂の積層膜が使用されるようになった。このON膜は換算膜厚teq4nm程度が限界であるが、面積確保努力によって256M DRAM程度の世代まで使われようとしている。
しかし、面積確保、すなわちScap/Scell増大はキャパシタ構造の縦横比を著しく増大させる。このためドライエッチングを用いる構造形成が急速に困難になる。このため、256Mから1G DRAM程度の世代に至って、ON膜では必要な面積確保が限界となり、Ta₂O₅が使用されようとしている。Ta₂O₅も換算膜厚teq1nm程度が限界と考えられ、さらに薄いteqを求めてBST（チタン酸バリウムストロンチウム）の実用化開発が行われている。
以上のように、1M DRAM世代頃から三次元構造で面積比Scap/Scellを増大させる技術トレンドが継続され、1G DRAM頃からより誘電率の高い材料をキャパシタ誘電膜として用いて、換算膜厚teqを薄くしていく技術トレンドに移行しようとしている。
　

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