半導体用語集
ステップカバレッジ
英語表記：Step coverage
薄膜形成時における下地形状に対する段差被覆性。DRAMのキャパシタは容量を増やすために立体構造となっている。すなわち、キャパシタは平面的な対向電極ではなく電極の側壁部などもキャパシタの一部となる。キャパシタ内の誘電体膜厚を均一にするためには平坦部と側壁部に形成される誘電体膜厚をできるだけそろえる必要がある。スパッタリングのような方向性を持った粒子が基板上に堆積する場合は側壁部には膜がつきにくくなる。段差被服性のよい成膜法としてはCVD法がある。CVD法は表面反応であるため反応律速領域の条件では平坦部も側壁部も同等の膜厚の膜が形成できる。
FeRAMにおいても16Mビット程度以降の集積度ではキャパシタの立体化が要求されるため、MOCVD法のようなステップカバレッジ性の優れた成膜法が要求されるようになる。
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