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半導体用語集

配線容量

英語表記：interconnect capacitance

LSI (Large Scaled Integrated circuits) に用いられる多層金属配線は、その周りを誘電体 (通常はプラズマCVD (Chemical Vapor Deposition) 法で堆積された絶縁膜であるSi02膜で囲まれているため、 基板とそれぞれの金属配線の電位関係によって配線と基板間、配線層間、 同一配線間に静電容量が発生する。 平行平板近似では、距離dだけ離れた面積Sの電極間の容量Cは、ɛοхS/dで表わされる。ここで、ɛοхはɛοɛγで、真空の誘電率と誘電体の比誘電率の積である。しかし、この式は電極面積が距離よりも十分に大きい時には電気力線の広がりに起因したフリンジ効果が無視できるくらい小さいために実測値とよい一致を示すが、実際の微細配線構造では両者に大きなかい離があることが知られている。そこで、シリコン基板上にプラズマ絶縁膜を介して形成された配線の幅をWint、間隔をWsp、膜厚をHint、プラズマ絶縁膜の膜厚をToxとすると、単位長さ当たりの配線と基板との接地容量Cv はɛοх [1.15 (Wint/Tox)0.222］、単位長さ当たりの配線間の容量CLは
ɛοх [0.06 (Wint/Tox) + 1.66 (Hint/Tox)-0.14 (Hint/Tox)0・222]( Hint/Tox)1・34を用いるのが一般的である。今仮りに同じ寸法の3本の異電位平行配線を考え、Wint = Wsp、Hint = 0.5 μm、Tox = 1.0 μmとして中央の配線からみえる単位長さ当たりの全容量を計算してみると、基板との接地容量Cvと隣接配線間容量CLとは配線ピッチ(Wint +Wsp)に対して異なる振る舞いをすることがわかる。すなわち、Cvは配線ピッチ縮小に伴って配線断面積が減少していくことを反映して低下していくが、CLは配線間隔Wsp縮小に伴って増大していく。全容量CTはCV +2CLであるから、CTはCLの影響を受けて配線ピッチが1μmを切ると急激に増大していく。このことは、配線寸法の微細化とともに配線容量増大による電気信号の伝播遅延が大きくなることを示している。したがって、配線長が比較的短いが最小ピッチの微細配線を用いる回路ブロック内のトランジスタレベルを接続するローカル配線においては、できる限り配線膜厚を薄くしたり、絶縁膜の比誘電率を下げて配線間容量を低減化していくことが必要である。 また、チップサイズ増大に伴って配線長が長くなる回路ブロック間をまたがるグローバル配線においては、比誘電率の低下だけではC遅延増大を避けることが困難なため、配線寸法を微細化と逆行させて幅広で厚膜でかつ間隔を大幅に広げることにより、 配線容量だけでなく配線抵抗も同時に低減化していく施策が必要である。

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